module NIddr (
	clock,
	io_input_data,
	io_output_data_0,
	io_output_data_1
);
	input clock;
	input [3:0] io_input_data;
	output wire [3:0] io_output_data_0;
	output wire [3:0] io_output_data_1;
	wire _iddrs_3_Q0;
	wire _iddrs_3_Q1;
	wire _iddrs_2_Q0;
	wire _iddrs_2_Q1;
	wire _iddrs_1_Q0;
	wire _iddrs_1_Q1;
	wire _iddrs_0_Q0;
	wire _iddrs_0_Q1;
	IDDR iddrs_0(
		.CLK(clock),
		.D(io_input_data[0]),
		.Q0(_iddrs_0_Q0),
		.Q1(_iddrs_0_Q1)
	);
	IDDR iddrs_1(
		.CLK(clock),
		.D(io_input_data[1]),
		.Q0(_iddrs_1_Q0),
		.Q1(_iddrs_1_Q1)
	);
	IDDR iddrs_2(
		.CLK(clock),
		.D(io_input_data[2]),
		.Q0(_iddrs_2_Q0),
		.Q1(_iddrs_2_Q1)
	);
	IDDR iddrs_3(
		.CLK(clock),
		.D(io_input_data[3]),
		.Q0(_iddrs_3_Q0),
		.Q1(_iddrs_3_Q1)
	);
	assign io_output_data_0 = {_iddrs_3_Q0, _iddrs_2_Q0, _iddrs_1_Q0, _iddrs_0_Q0};
	assign io_output_data_1 = {_iddrs_3_Q1, _iddrs_2_Q1, _iddrs_1_Q1, _iddrs_0_Q1};
endmodule