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907 B
Verilog
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907 B
Verilog
module NIddr (
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clock,
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io_input_data,
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io_output_data_0,
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io_output_data_1
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);
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input clock;
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input [3:0] io_input_data;
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output wire [3:0] io_output_data_0;
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output wire [3:0] io_output_data_1;
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wire _iddrs_3_Q0;
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wire _iddrs_3_Q1;
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wire _iddrs_2_Q0;
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wire _iddrs_2_Q1;
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wire _iddrs_1_Q0;
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wire _iddrs_1_Q1;
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wire _iddrs_0_Q0;
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wire _iddrs_0_Q1;
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IDDR iddrs_0(
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.CLK(clock),
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.D(io_input_data[0]),
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.Q0(_iddrs_0_Q0),
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.Q1(_iddrs_0_Q1)
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);
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IDDR iddrs_1(
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.CLK(clock),
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.D(io_input_data[1]),
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.Q0(_iddrs_1_Q0),
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.Q1(_iddrs_1_Q1)
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);
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IDDR iddrs_2(
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.CLK(clock),
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.D(io_input_data[2]),
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.Q0(_iddrs_2_Q0),
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.Q1(_iddrs_2_Q1)
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);
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IDDR iddrs_3(
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.CLK(clock),
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.D(io_input_data[3]),
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.Q0(_iddrs_3_Q0),
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.Q1(_iddrs_3_Q1)
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|
);
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assign io_output_data_0 = {_iddrs_3_Q0, _iddrs_2_Q0, _iddrs_1_Q0, _iddrs_0_Q0};
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assign io_output_data_1 = {_iddrs_3_Q1, _iddrs_2_Q1, _iddrs_1_Q1, _iddrs_0_Q1};
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endmodule
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