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# 🧭 Ordre d’implémentation d’une chaîne de réception QAM (réelle)
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## **Étape 0 — Environnement et base de test**
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🎯 Objectif : avoir une base stable de simulation avant toute boucle adaptative.
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**À faire :**
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* Lire un **flux IQ** (fichier ou SDR)
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* Implémenter un **filtre RRC de réception**
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* Visualiser constellations, spectre, symboles
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🧠 But : voir des symboles flous mais reconnaissables — aucun algorithme adaptatif encore.
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## **Étape 1 — Correction de fréquence (CFO / Carrier Recovery)**
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🎯 Objectif : supprimer le décalage de fréquence de la porteuse avant le timing recovery.
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**Pourquoi en premier ?**
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* Si ton signal tourne dans le plan complexe, **Mueller & Müller échouera** complètement.
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* Il faut un signal “quasistationnaire” avant de chercher le bon instant d’échantillonnage.
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**Méthodes à implémenter :**
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* Estimation grossière de CFO (par corrélation / FFT)
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* Boucle de Costas ou PLL de phase
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📘 Résultat attendu : constellation QAM fixe mais “floue” (problème de timing restant).
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## **Étape 2 — Synchronisation temporelle (Timing Recovery : M&M)**
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🎯 Objectif : trouver l’instant exact d’échantillonnage par symbole.
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**Tu connais déjà :**
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* Interpolateur fractionnaire
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* Détecteur d’erreur M&M
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* Boucle PI
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💡 Astuce : commence avec un signal *parfaitement corrigé en fréquence* avant d’activer la boucle timing.
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📘 Résultat attendu : points de constellation bien centrés, toujours un peu brouillés (canal non corrigé).
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## **Étape 3 — Égalisation adaptative (FFE / CMA / DD-LMS)**
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🎯 Objectif : supprimer l’ISI et compenser la distorsion de canal.
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**Méthodes typiques :**
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* **CMA** (Constant Modulus Algorithm) pour pré-verrouillage (aveugle)
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* Puis **DD-LMS** (Decision Directed) une fois la décision fiable
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💡 L’égaliseur doit venir **après** le timing (sinon le signal est mal échantillonné).
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📘 Résultat attendu : constellation nette, points regroupés correctement autour des symboles 16-QAM.
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## **Étape 4 — Décision + Mapping**
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🎯 Objectif : convertir les symboles QAM en bits.
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**À faire :**
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* Implémenter la décision dure (±1, ±3)
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* Mapping / demapping Gray
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* Vérifier BER par rapport à trame connue
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💡 Teste d’abord sans bruit pour valider le mapping bit ↔ symbole.
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## **Étape 5 — Boucles de phase fines (Costas loop fine)**
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🎯 Objectif : corriger la phase résiduelle après timing et égalisation.
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* Souvent intégrée dans la boucle M&M ou séparée (PLL de phase fine)
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* Sert à verrouiller la dernière rotation du plan IQ
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## **Étape 6 — Correction d’erreurs / décodage (FEC)**
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🎯 Objectif : terminer la chaîne par le décodage des bits.
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* LDPC, Viterbi, Turbo selon ton système
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* C’est la couche “bitstream”, plus logique que DSP
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## **Étape 7 — Optimisation et intégration**
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🎯 Objectif : passer du prototype à la version embarquée.
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* Conversion float → fixe (Q-format)
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* Pipeline temps réel (DMA, buffers circulaires)
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* Profiling CPU / mémoire
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* Test sur matériel SDR, puis en RF réelle
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# ⚙️ En résumé — Ordre d’implémentation
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| Étape | Bloc | Type | Pourquoi cet ordre |
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| 0 | RRC + acquisition IQ | statique | Base stable et visualisable |
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| 1 | **Correction de fréquence (CFO)** | boucle 1 | sinon M&M échoue |
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| 2 | **Synchronisation temporelle (M&M)** | boucle 2 | aligner les symboles |
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| 3 | **Égalisation adaptative** | boucle 3 | corriger canal |
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| 4 | **Décision + mapping bits** | logique | extraire données |
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| 5 | **Boucle de phase fine (Costas)** | ajustement | phase finale |
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| 6 | **Décodage FEC** | post-traitement | fiabiliser le bitstream |
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| 7 | **Optimisation C/FPGA** | système | rendre temps réel |
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# 🧠 Ordre de test conseillé
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1. Simule tout en **float** dans Python/MATLAB
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2. Valide chaque bloc **indépendamment**
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3. Assemble et teste avec bruit / décalage
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4. **Ensuite seulement**, porte en C (ou sur DSP/FPGA)
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| # | Bloc / Étape | Objectif principal | Priorité | Ce qu’il faut coder / comprendre | Test / Validation |
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| - | --------------------------------------- | ----------------------------------------------- | ---------- | ----------------------------------------------- | ------------------------------------------------ |
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| 0 | **Acquisition & Filtrage RRC** | Lire le signal IQ et filtrer pour limiter l’ISI | Très haute | FIR RRC, buffer IQ | Visualiser constellation, spectre |
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| 1 | **Correction de fréquence (CFO)** | Supprimer offset de fréquence de la porteuse | Très haute | PLL / Costas loop, corrélation, FFT | Constellation immobile, pas de rotation |
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| 2 | **Synchronisation temporelle (M&M)** | Aligner échantillons sur symboles | Très haute | Interpolateur fractionnaire, TED M&M, boucle PI | Points centrés, vérification de tau_hat |
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| 3 | **Égalisation adaptative** | Supprimer ISI et compenser canal | Haute | FFE ou DFE, algorithme CMA / DD-LMS | Constellation nette, erreur moyenne faible |
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| 4 | **Décision symbolique et mapping** | Convertir symbole → bits | Haute | Hard decision QAM, Gray mapping | Vérifier BER avec trame connue |
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| 5 | **Boucle de phase fine (Costas / PLL)** | Corriger la phase résiduelle | Moyenne | PLL numérique, phase fine | Points de constellation fixes, phase verrouillée |
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| 6 | **Décodage FEC** | Extraire flux de bits fiable | Moyenne | LDPC / Viterbi / Turbo | Comparer bits reçus / transmis, BER |
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| 7 | **Optimisation & passage temps réel** | Adapter pour C / DSP / FPGA | Moyenne | Point fixe, buffers circulaires, pipeline | Profil CPU / mémoire, latence, test en SDR réel |
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### 💡 Notes pratiques :
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* **Test bloc par bloc** avant d’intégrer la chaîne complète
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* Toujours **simuler en float** avant passage en C ou point fixe
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* Chaque boucle (CFO, Timing, Phase) doit être **réglée indépendamment** pour éviter l’instabilité
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* Commencer avec **trames simples** avant bruit réel, puis ajouter AWGN / jitter / offsets
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